Հայաստանի ատենախոսությունների բաց մատչելիության պահոց = Open Access Repository of the Armenian Electronic Theses and Dissertations (Armenian ETD-OA) = Репозиторий диссертаций Армении открытого доступа

Ներկառուցված թեստային լուծումներ նանոչափական հիշող սարքերի և համակարգերի համար

Հարությունյան, Գուրգեն Էդիկի (2018) Ներկառուցված թեստային լուծումներ նանոչափական հիշող սարքերի և համակարգերի համար. Doctor of Sciences thesis, ՀՀ ԳԱԱ Ինֆորմատիկայի և ավտոմատացման պրոբլեմների ինստիտուտ.

[img]
Preview
PDF (Abstract)
Available under License Creative Commons Attribution.

Download (7Mb) | Preview
    [img]
    Preview
    PDF (Abstract)
    Available under License Creative Commons Attribution.

    Download (41Mb) | Preview

      Abstract

      Մեր հետազոտությունները ցույց են տվել, որ այս աշխատանքում առաջարկված ՖինՖԵՏ եռաչափ տրանզիստորների թեստավորման լուծումը հնարավոր է հեշտությամբ հարմարեցնել «gate-all-around» և այլ եռաչափ տրանզիստորներով կառուցված հիշող սարքերի թեստավորման խնդիրները լուծելու համար: Երկրորդ գործոնն այն է, որ միջկապային ազդանշանների հապաղումը սկսել է սահմանափակել ինտեգրալ սխեմաների արագագործությունը. ուղղահայաց կապերը թույլ են տալիս ավելի կարճ միացումներ (միկրոմետրերն ընդդեմ միփմետրերի), որոշ հորիզոնական կապեր փոխակերպվում են ուղղահայաց կապերի' ավելացնելով ուղղահայաց կապերի քանակը: Օգտագործելով ուղղահայաց կապերի տեխնոլոգիան' հարթ (երկչափ) ինտեգրալ սխեմաներից անցում է կատարվել եռաչափ ինտեգրալ սխեմաներին՛: Եռաչափ ինտեգրալ սխեմաները հնարավորություն են տալիս տեխնոլոգիաների չափերի փոքրացմանը զուգընթաց ապահովել բարձր արագագործություն: Բացի այդ, եռաչափ ինտեգրալ սխեմաներում հնարավորություն է տրվում ինտեգրել տարասեռ (հետերոգեն) և տարբեր տեխնոլոգիաների վրա հիմնված նախագծման բլոկներ (թվային տրամաբանական սխեմաներ, անալոգային և խառը ազդանշանային բլոկներ, ներդրված ստատիկ և դինամիկ նանոչափական հիշող սարքեր և այլն): Հետազոտման օբյեկտներ են հանդիսանում նանոչափական հիշող սարքերը և դրանց թեստավորման հիմնախնդիրները: Հետազոտման օբյեկտ են հանդիսանում նաև բյուրեղի այլ նախագծման բլոկները և դրանց թեստավորման լուծումները: Հետազոտման մեթոդները Աշխատանքում օգտագործվել են էլեկտրոնային սխեմաների և համակարգերի թեստավորման մեթոդները, դիսկրետ մաթեմատիկայի և օպտիմիզացիայի մեթոդները, բուլյան ֆունկցիաները, ավտոմատների տեսությունը, կոդավորման տեսությունը, հուսալիության տեսությունը և մեքենայի ուսուցման (machine learning) մեթոդները: Լայնորեն օգտագործվել են նաև սիմուլյացիայի, հիմնականում անսարքությունների սիմուլյացիայի տեխնիկաները' իրականացված Փորձարկումները հիմնավորելու համար: Առաջարկված է անսարքությունների ծրագրային մոդելավորման և թեստային ալգորիթմների կառուցման միասնականացված մեթոդաբանություն նանոչափական հիշող սարքերի համար, որն ընդգրկում է. Նոր անսարքությունների մոդելներ, դրանց հիմնավորումը և արդյունավետ մեթոդներ դրանց սիմույացիայի և նոր մոդելների կառուցման համար, Անսարքությունների դասակարգման և ախտորոշման ընթացակարգ, Արդյունավետ թեստային ալգորիթմներ նոր տիպի անսարքությունների հայտնաբերման և ախտորոշման համար, Ընդլայվող և դինամիկորեն հարմարեցվող ՆԹՀ ճարտարապետություն հիմնված բազային եռյակի վրա' թեստային գործողություններ, հասցեավորման մեթոդներ և նախագծին-տեղյակ ֆիզիկական տվյալներ, Բազմաբիթ փափուկ սխալների հայտնաբերման և ուղղման նոր արդյունավետ մեթոդ: Առաջարկված է ընթացիկ և ապագա տեխնոլոգիաներով կառուցված հիշող սարքերում անսարքությունների կանխատեսման մեխանիզմ. Հիշող սարքերի հնարավոր անսարքությունները ընդգրկող և համակարգված ձևով զարգացող անսարքությունների պարբերական աղյուսակ' հիմնված անսարքությունների և թեստային ալգորիթմների պարբերականության ու կանոնավորության վրա, Թեստային ալգորիթմների շաբլոն, որը թույլ է տալիս կառուցել արդյունավետ թեստային ալգորիթմներ' որպես թեստային ալգորիթմների կառուցման հատարկման և էվրիստիկ մեթոդների այլընտրանք, Հատուկ նշանակումներ և չավտղականություններ թեստային ալգորիթմների կառուցման օպտիմիզացիայի համար: Մշակված է հիերարխիկ թեստավորման ճարտարապետություն բյուրեղների համար, որն ապահովում է. Նախագծման բլոկների կառուցվածքային մոդելների կառուցման արդյունավետ մեթոդ, որն անկախ է բլոկի նախագծման վերջնական իրականացումից, Բյուրեղում տարբեր տիպի նախագծման բլոկների թեստավորման միասնականացված լուծում, ՆԹՀ համակարգերի և նախագծման բլոկների զուգահեռ և հաջորդական թեստավորման պլանավորման ալգորիթմ: Հիմնավորված են մշակված մոտեցումների ինտեգրումն ու հարմարեցումը գոյություն ունեցող թեստային համակարգերին և կիրառություններին, Կապ համակարգերի հետ, որոնք ապահովում են անհրաժեշտ լուծումներ բյուրեղների իրականացման գործընթացի ժամանակ, ինչպիսիք են ավտոմատ թեստային վեկտորների գեներացումը, նախագծման պլանավորումը, թեստավորման ժամանակի գնահատումը, օգտակար ելքի բարձրացումը, ֆիզիկական սխալների վերլուծությունը, անսարքությունների ծածկույթի և օգտակար ելքի հաղորդումը, Լուծումներ, որոնք բավարարում են ֆունկցիոնալ ապահովության և անվտանգության պահանջներին: Все это привело к значительному повышению экономической эффективности при использовании разработанной методологии. Результаты внедрены в продукты компании «Синопсис» DesignWare STAR Memory System (SMS) и DesignWare STAR Hierarchical System (SHS) и широко используются в более чем 200 компаниях-пользователях при проектировании наномерных систем на кристалле. В частности, 10 из 25 признанных лучшими компаний в полупроводниковой индустрии используют эти продукты для встроенного тестирования своих изделий. Таким образом, полученные результаты служат основой для создания целостного тестового решения для наномерных иерархических систем на кристалле, которое повышает эффективность, снижает стоимость и улучшает качество тестирования. Проделанная работа не только является основой для дальнейших исследований в этой области, что подтверждается как многочисленными ссылками на эти результаты со стороны других авторов, так и предложенным в работе широким спектром новых приложений, построенных на основе полученных результатов и покрывающих все этапы разработки наномерных систем на кристалле: проектирование, реализацию в силиконе, массовое производство, и тестирование во время работы системы ([47]-[51]). The thesis is dedicated to development and its software and hardware implementation of a new unified methodology for fault modeling and test algorithm construction which led to essential progress in area of testing of nanoscale memory devices and systems. The methodology creates possibility to clarify and systemize the current perceptions about existing fault models, as well as to predict sets of possible new faults in future technological nodes. The proposed methodology includes new models of faults ([1]-[5]) and flow for their classification and diagnosis ([6]-[15]), minimal test algorithms and efficient methods for their construction ([1], [2], [16]-[31]), as well as a built-in test system which is programmable, extendable and dynamically adaptable to existing test systems and applications ([32]-[38]). A learning and prediction mechanism for memory faults is developed which is based on periodicity and regularity properties of faults and corresponding test algorithms for their detection. For the implementation of the mechanism, using those rules, fault periodicity table and test algorithm template are constructed which allows to construct efficient test algorithms as an alternative to exhaustive or heuristic methods for generation of test algorithms ([39]-[42]). From the proposed methodology follows a unified architecture of built-in test infrastructure in system-on-chip (SoC) which is easily adaptable to new faults. The developed hierarchical test architecture provides a unified solution for testing different IP blocks in SoC, as well as for scheduling parallel and serial testing of IP blocks ([43]- [46]). The usage of the obtained results led to essential the test time is reduced by 18%-44%; the occupied area of the test system is reduced by 7%-48% overall chip area is reduced by up to 5% allowing to put more functional logic in the chip. By using the developed methodology all these led to essential increase of economic efficiency. The results are implemented in Synopsys DesignWare STAR Memory System (SMS) and DesignWare STAR Hierarchical System (SHS) products and are widely used by more than 200 customers in their nanoscale SoC designs. Particularly, 10 of top 25 companies in the world from semiconductor industry are using these systems for performing built-in test of their products. Thus, the obtained results serve as a basis for a complete test solution for nanoscale hierarchical SoCs which increases the test efficiency, reduces the test cost and improves quality of the test. The done work is not just a basis for further research in this area which is confirmed by multiple links to the obtained results by other authors, as well as it provides a broad range of new applications which is built on the obtained results, and covering all the development phases of nanoscale SoCs: design, silicon bring-up, volume production and in-system test ([47]-[51]).

      Item Type: Thesis (Doctor of Sciences)
      Additional Information: Ներկառուցված թեստային լուծումներ նանոչափական հիշող սարքերի և համակարգերի համար: Встроенные тестовые решения для наномерных устройств и систем памяти.
      Uncontrolled Keywords: Հարությունյան Գուրգեն Էդիկի, Арутюнян Гурген Эдикович,
      Subjects: Informatics and Computer Systems
      Divisions: UNSPECIFIED
      Depositing User: NLA Circ. Dpt.
      Date Deposited: 06 Jul 2018 10:44
      Last Modified: 24 Oct 2018 12:09
      URI: http://etd.asj-oa.am/id/eprint/7482

      Actions (login required)

      View Item